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什么叫速通啊，平时天天翘课的频道主花了半天时间自学用 SystemVerilog 写完了祭祖的 “实现一个带 8x 16 位寄存器、ALU、移位“ 的 RISC Datapath 作业，并成功完成了所有 Testbench 仿真，以及成功 Synthesize 到了 FPGA 上并成功运行。
好孩子千万不要学
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